Выжимаем максимум из логики - конвейерный FPGA стрим #47
Врываемся в новый сезон FPGA стримов. Сегодня мы будем конвейеризировать математические операции. Начнем с простого сумматора и дойдем (но не факт) до умножителей. Все будем только на логических ресурсах LUT, без использования специализированных carry chains, dsp и тому подобного. Только логика, только триггеры, только хардкор! Отладка Arty A7-35-T: http://alii.pub/6bmyp8 Исходники на Github: https://github.com/FPGA-Systems/pipelined Статья на сайте: in progress -- Присоединяйтесь к комьюнити FPGA/ПЛИС разработчиков 1. Наш телеграм чат https://t.me/fpgasystems @fpgasystems 2. Сайт проекта https://fpga-systems.ru/ 3. Расписание слета плисоводов https://fpga-systems.ru/meet -- Стримы проходят каждую субботу в 6, 7 или 8 вечера по Мск 1. Отправить сообщение в прямой эфир https://www.donationalerts.com/r/fpgasystems 2. Подписка и ранний доступ https://boosty.to/fpgasystems/purchase/797171 3. Поддержка проекта https://yoomoney.ru/to/4100110847722369 -- Прочее 1. Сотрудничество, услуги, реклама, спонсорство https://fpga-systems.ru/services 2. Ваши предложения и вопросы направляйте на admin@fpga-systems.ru #fpga #pipeline #lookuptable -- Тайминги 0:00 Приветствие 1:12 Тема стрима 2:30 Как поддержать комьюнити 2:58 Теория сумматоров и их проблемы 12:53 Баг в Vivado (смотри в комментариях как его исправить) 20:14 Делаем полный сумматор fulladder 24:40 Строим блок схему трехразрядного сумматора 30:40 Пишем код для трехразрядного сумматора adder_3 38:00 Делаем тестбенч 54:10 Как конвейеризировать сумматор? 1:02:30 Приступаем к разработке конвейеризированного сумматора adder_pipeline 2:08:50 Обновляем тестбенч 2:18:15 Имплементируем 64-разрядный конвейерный сумматор 2:23:30 Делаем 64-разрядный сумматор через "a+b" 2:27:00 Приступаем к анализу/сравнению производительности и ресурсов
Врываемся в новый сезон FPGA стримов. Сегодня мы будем конвейеризировать математические операции. Начнем с простого сумматора и дойдем (но не факт) до умножителей. Все будем только на логических ресурсах LUT, без использования специализированных carry chains, dsp и тому подобного. Только логика, только триггеры, только хардкор! Отладка Arty A7-35-T: http://alii.pub/6bmyp8 Исходники на Github: https://github.com/FPGA-Systems/pipelined Статья на сайте: in progress -- Присоединяйтесь к комьюнити FPGA/ПЛИС разработчиков 1. Наш телеграм чат https://t.me/fpgasystems @fpgasystems 2. Сайт проекта https://fpga-systems.ru/ 3. Расписание слета плисоводов https://fpga-systems.ru/meet -- Стримы проходят каждую субботу в 6, 7 или 8 вечера по Мск 1. Отправить сообщение в прямой эфир https://www.donationalerts.com/r/fpgasystems 2. Подписка и ранний доступ https://boosty.to/fpgasystems/purchase/797171 3. Поддержка проекта https://yoomoney.ru/to/4100110847722369 -- Прочее 1. Сотрудничество, услуги, реклама, спонсорство https://fpga-systems.ru/services 2. Ваши предложения и вопросы направляйте на admin@fpga-systems.ru #fpga #pipeline #lookuptable -- Тайминги 0:00 Приветствие 1:12 Тема стрима 2:30 Как поддержать комьюнити 2:58 Теория сумматоров и их проблемы 12:53 Баг в Vivado (смотри в комментариях как его исправить) 20:14 Делаем полный сумматор fulladder 24:40 Строим блок схему трехразрядного сумматора 30:40 Пишем код для трехразрядного сумматора adder_3 38:00 Делаем тестбенч 54:10 Как конвейеризировать сумматор? 1:02:30 Приступаем к разработке конвейеризированного сумматора adder_pipeline 2:08:50 Обновляем тестбенч 2:18:15 Имплементируем 64-разрядный конвейерный сумматор 2:23:30 Делаем 64-разрядный сумматор через "a+b" 2:27:00 Приступаем к анализу/сравнению производительности и ресурсов