Поговорим о причинах нарушений setup/hold slack и как с этим бороться :: контентный FPGA стрим #40
Хочу сегодня поговорить о теме, от которой ну ни куда не деться, если вы хоть чуть мало мальски понимаете в разработке на ПЛИС / FPGA. Я говорю о нарушениях сетап и холд. Я не буду разбирать физическую причину их возникновения, материала по этой теме овердохрена, а сосредоточусь на причинах их возникновения с точки зрения проекта: почему гребаная Vivado и гребаный Quartus выдают Timing Violation и красные slack. PS :: Я принимаю участие в игре "Crate FPGA Content" https://fpga-systems.ru/create_fpga_content и должен подготовить статью к концу следующей недели, но и стрим тоже кто-то должен провести. Поэтому решил совместить приятное с полезным и в рамках сегодняшних посиделок подготовить наброски материалов для будущей статьи и видео. -- Присоединяйтесь к комьюнити FPGA/ПЛИС разработчиков 1. Наш телеграм чат https://t.me/fpgasystems @fpgasystems 2. Сайт проекта https://fpga-systems.ru/ 3. Расписание слета плисоводов https://fpga-systems.ru/meet -- Стримы проходят каждую субботу в 6, 7 или 8 вечера по Мск 1. Отправить сообщение в прямой эфир https://www.donationalerts.com/r/fpgasystems 2. Стать патроном на patreon https://www.patreon.com/fpgasystems 3. Поддержка проекта https://yoomoney.ru/to/4100110847722369 -- Прочее 1. Сотрудничество, услуги, реклама, спонсорство https://fpga-systems.ru/services 2. Ваши предложения и вопросы направляйте на admin@fpga-systems.ru #fpga #setup #hold -- Тайминги 0:00 Начало 0:20 Всем привет 2:15 Почему эта тема стрима? 5:20 Обновления 11:40 Коротко о setup/hold time (есть ошибка в картинке, читайте закрепленный комментарий) 20:40 Setup Случай 1. Много уровней логики 33:18 Setup Случай 2. Много потребителей. Большой fanout 42:18 Setup Случай 3. Упаковка в аппаратные компоненты. 54:58 Setup Случай 4. Компоненты физически далеко на кристалле после имплементации 1:01:35 Hold. Случай 1. 1:06:38 Еще один способ устранения слака по fanout 1:09:20 Делители частот, типичная ошибка проектирования 1:19:19 Логика перед пином, выводим сигналы правильно из ПЛИС 1:33:50 Отвечаем на вопросы в чате 1:45:28 Окончание стрима
Хочу сегодня поговорить о теме, от которой ну ни куда не деться, если вы хоть чуть мало мальски понимаете в разработке на ПЛИС / FPGA. Я говорю о нарушениях сетап и холд. Я не буду разбирать физическую причину их возникновения, материала по этой теме овердохрена, а сосредоточусь на причинах их возникновения с точки зрения проекта: почему гребаная Vivado и гребаный Quartus выдают Timing Violation и красные slack. PS :: Я принимаю участие в игре "Crate FPGA Content" https://fpga-systems.ru/create_fpga_content и должен подготовить статью к концу следующей недели, но и стрим тоже кто-то должен провести. Поэтому решил совместить приятное с полезным и в рамках сегодняшних посиделок подготовить наброски материалов для будущей статьи и видео. -- Присоединяйтесь к комьюнити FPGA/ПЛИС разработчиков 1. Наш телеграм чат https://t.me/fpgasystems @fpgasystems 2. Сайт проекта https://fpga-systems.ru/ 3. Расписание слета плисоводов https://fpga-systems.ru/meet -- Стримы проходят каждую субботу в 6, 7 или 8 вечера по Мск 1. Отправить сообщение в прямой эфир https://www.donationalerts.com/r/fpgasystems 2. Стать патроном на patreon https://www.patreon.com/fpgasystems 3. Поддержка проекта https://yoomoney.ru/to/4100110847722369 -- Прочее 1. Сотрудничество, услуги, реклама, спонсорство https://fpga-systems.ru/services 2. Ваши предложения и вопросы направляйте на admin@fpga-systems.ru #fpga #setup #hold -- Тайминги 0:00 Начало 0:20 Всем привет 2:15 Почему эта тема стрима? 5:20 Обновления 11:40 Коротко о setup/hold time (есть ошибка в картинке, читайте закрепленный комментарий) 20:40 Setup Случай 1. Много уровней логики 33:18 Setup Случай 2. Много потребителей. Большой fanout 42:18 Setup Случай 3. Упаковка в аппаратные компоненты. 54:58 Setup Случай 4. Компоненты физически далеко на кристалле после имплементации 1:01:35 Hold. Случай 1. 1:06:38 Еще один способ устранения слака по fanout 1:09:20 Делители частот, типичная ошибка проектирования 1:19:19 Логика перед пином, выводим сигналы правильно из ПЛИС 1:33:50 Отвечаем на вопросы в чате 1:45:28 Окончание стрима