Введение в синтез (Часть 1) | Подготовка к собеседованию по VLSI | Цифровая логика | Физическое п...

Синтез в СБИС — это процесс преобразования высокоуровневого RTL-описания проекта (написанного на Verilog или VHDL) в схему на уровне логических элементов, построенную на основе реальных стандартных ячеек из технологической библиотеки. Цель состоит в реализации предполагаемой функциональности при соблюдении временных, пространственных и энергетических ограничений. Ключевыми входными данными для синтеза являются: (1) RTL-код, описывающий логическое поведение, (2) целевая технологическая библиотека (.lib-файлы), содержащая модели временных, энергетических и функциональных характеристик для каждой доступной стандартной ячейки, и (3) проектные ограничения (SDC), определяющие тактовые сигналы, временные требования и целевые показатели площади/энергопотребления. .lib-файл играет решающую роль в отображении ячеек: во время синтеза инструмент анализирует логическую структуру RTL и определяет эквивалентные булевы функции. Затем он ищет в .lib ячейки, логические функции которых совпадают, учитывая мощность драйвера, входную емкость, задержку и характеристики энергопотребления. #vlsi #chipdesign #siliconvalley #digitaldesign #digitallogic #cmos #finfet #nanotechnology #physicaldesign #ece #electricalengineering